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DELAY LOCK LOOP CIRCUIT FOR WIDE BAND ANTI-HARMONIC LOCK AND PDELAY LOCKING METHOD THEREOF
专利权人:
울산과학기술원
发明人:
최재혁,유세연,성태호
申请号:
KR20140194797
公开号:
KR101697309(B1)
申请日:
2014.12.31
申请国别(地区):
韩国
年份:
2017
代理人:
摘要:
본 발명은 입력 클럭과 출력 클럭의 비교 결과에 따라 지연 타이밍을 최적의 밴드에 위치시켜 광대역 밴드를 이루도록 하면서도 락킹 오류(False Lock)을 방지할 수 있는 광대역 하모닉 락 발생을 방지하는 지연 고정 루프 회로 그 위상 고정 방법에 관한 것으로, 외부로부터의 기준 클럭과 피드백 클럭신호의 위상과 주파수 비교 결과에 따라 발진 제어전압을 생성 및 출력하는 지연 제어부; 락킹 오류(False Lock)을 방지 조건에 따라 밴드 영역을 설정하는 코오스 설정부; 상기 코오스 설정부의 밴드 설정 영역에 상응하는 설정 전압 레벨을 조정하여 출력하는 레귤레이터; 및 상기 지연 제어부의 제어 전압과 상기 레귤레이터의 설정 전압에 따라 적어도 한 출력 클럭의 위상과 전압 레벨을 가변시켜 출력하는 전압 제어 지연라인을 구비한 것을 특징으로 한다.
来源网站:
中国工程科技知识中心
来源网址:
http://www.ckcest.cn/home/

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