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クロック生成回路及びクロックの位相補正方法
专利权人:
株式会社メガチップス
发明人:
江上 弘祐
申请号:
JP20140031959
公开号:
JP6258723(B2)
申请日:
2014.02.21
申请国别(地区):
日本
年份:
2018
代理人:
摘要:
PROBLEM TO BE SOLVED: To suppress performance degradation caused by a phase variation between clocks in a clock generating circuit having a multi-phase clock output function.SOLUTION: The clock generating circuit includes: a ring oscillator part for generating a plurality of clocks having mutually different phases; a phase detector for detecting phase differences between respective two of the plurality of clocks; a load control circuit for controlling a phase of a specific clock among the plurality of clocks on the basis of respective phase differences detected by the phase detector.
来源网站:
中国工程科技知识中心
来源网址:
http://www.ckcest.cn/home/

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