정보를 전달하는 신호들의 수신기 (1) 를 위한 데이터 프로세싱 유닛 (15) 은 데이터 신호 (D) 에 기초하는 클럭 및 데이터 복원 회로 (16) 및 클럭 및 데이터 복원 회로에 접속된 프로세서 회로 (17) 를 포함한다. 클럭 및 데이터 복원 회로는 로컬 클럭 신호 (CLK) 에 의해 클럭킹되고, 내부에 수치 제어 발진기 (25) 가 배열되는 수치 위상 고정 루프를 포함한다. 이러한 수치 제어 발진기는 출력에서 동위상 펄스 신호 (I) 및 직교 펄스 신호 (Q) 를 생성한다. 펄스 신호들 (I및 Q) 의 주파수 및 위상은 수신된 데이터 신호 (D) 에 기초하여 조정된다. 프로세서 회로는 수치 제어 발진기 (25) 의 수치 입력 신호 (NCO) 의 시간에 따른 평균 및 분산을 계산하여 계산된 평균 및 분산이 미리 정의된 코히어런스 임계치 미만인 경우에 데이터 신호의 코히어런스를 결정하도록 배열된다.
