您的位置：
首页
>
农业专利
>
详情页
ＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ−Ｌｏｏｐ）回路
- 专利权人:
- 日本無線株式会社
- 发明人:
- 諸星 光則
- 申请号：
- JP20150154280
- 公开号：
- JP2017034538(A)
- 申请日:
- 2015.08.04
- 申请国别(地区):
- 日本
- 年份:
- 2017
- 代理人:
- 摘要：
- 【課題】本発明は、ＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ−Ｌｏｏｐ）帯域内の低雑音化を目指すにあたり、電流出力型のチャージポンプを使用しないこと、かつ、アクティブフィルタを使用するにあたり、オペアンプに対する雑音要求を緩和することを目的とする。【解決手段】本発明は、位相比較器１３が出力する指示信号を発振器１１に入力される電圧信号に変換し、アクティブフィルタ１４１とパッシブフィルタ１４２を並列に備え、アクティブフィルタ１４１を用いて、低周波数側でのループゲインの周波数特性を支配し、パッシブフィルタ１４２を用いて、高周波数側でのループゲインの周波数特性を支配するループフィルタ１４、を備えることを特徴とするＰＬＬ回路１である。【選択図】図１
- 来源网站：
- 中国工程科技知识中心
- 来源网址：
- http://www.ckcest.cn/home/
