The FPGA unit 21 connected to the oscillator 31 that outputs the first clock includes a PLL circuit 22 that outputs a second clock having a frequency of a predetermined ratio with respect to the frequency of the first clock and outputs a lock signal (detection signal) An input / output monitoring unit 23 for outputting an abnormality signal when the clock frequency of the second clock and the first clock signal is in an abnormal state, and an input / output monitoring unit 23 for outputting an abnormality signal when the lock signal indicates an abnormal state, And an initialization unit which outputs a reset signal when it is output.第1クロックを出力する発振器31に接続されたFPGA部21は、第1クロックの周波数に対し所定比の周波数を有する第2クロックを出力すると共にロック信号(検出信号)出力するPLL回路22と、第2クロックと第1クロック信号のクロック周波数が異常な状態の際に異常信号を出力する入出力監視部23と、前記ロック信号が異常状態を示す場合または入出力監視部23から前記異常信号が出力された際にリセット信号を出力する初期化部と、を具備する。
